本文由半导体产业纵横（ID：ICVIEWS）根据pcwatch内容编译整理
台积电正在推进一项突破性的晶圆系统（SoW）封装技术研发，该技术通过将超大规模集成电路系统集成在300毫米硅晶圆或同等尺寸的载体上，实现了系统集成度的革命性提升。
SoW技术的核心在于采用二维矩阵排列方式集成多个硅片或微型模块，不仅具备超强运算能力，还能实现高速高密度的数据传输，同时显著降低系统功耗。
InFO技术奠定SoW发展基础
SoW技术的雏形可追溯至台积电为移动处理器开发的InFO（集成扇出型）封装技术，又称FO-WLP。2020年左右，台积电相继推出面向FPGA、GPU等高性能芯片的CoWoS封装技术，以及基于InFO改进的InFO_oS技术，后者因其出色的扩展性和多层布线能力，成为高性能芯片的低成本封装方案。
InFO_SoW是InFO_oS技术的升级版，将基板尺寸扩展至300毫米晶圆规格。该技术利用高密度再分布层（RDL）连接晶圆上的多个硅芯片，并在RDL背面集成电源模块和I/O连接器，最终形成完整的系统模块。
AI芯片厂商Cerebras的创新实践
人工智能硬件开发商Cerebras Systems率先将InFO_SoW技术应用于其深度学习加速器WSE（晶圆级引擎）。2019年Hot Chips会议上公布的WSE技术引发业界广泛关注。值得注意的是，WSE技术与InFO_SoW存在显著差异：前者直接在300毫米晶圆上制造84个互连的微型芯片，而后者则是将预制芯片集成到晶圆级RDL上。
WSE技术采用独特的冗余设计：测试后确认可用的核心将替代缺陷核心，最终布线方案需待测试完成后确定。从公开资料推测，其RDL板尺寸约为215毫米见方，通过大量通孔实现与电源模块等组件的机械连接。
技术迭代与性能突破
Cerebras已连续推出三代WSE产品，均采用台积电InFO_SoW技术。其中，WSE-2（7nm工艺）和WSE-3（5nm工艺）在保持215平方毫米尺寸和84个芯片数量的基础上，晶体管密度实现跨越式增长，第三代产品达到4万亿晶体管，是第一代的3.3倍。
与采用中间基板的多芯片模块相比，InFO_SoW技术将布线密度提升一倍，数据传输率翻番，特别是电源阻抗仅为传统方案的1/33。这一突破性优势源于其创新的垂直供电架构，为系统稳定性和能效提升带来显著改善。
未来发展方向
台积电正在开发下一代SoW-X技术，与现有SoW-P技术的主要区别在于：前者可实现处理器与内存模块的异构集成。这一技术演进预示着半导体封装将迈向更高集成度的新时代。
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